248966-024JA.pdf - Intel

インテルは、インテル製品の販売または使用に関して、明示的または黙示的保証を行いません。同じテクノロジーをサポートするシステム、チップセット、BIOS、OS が必要です。パフォーマンスは使用するハードウェアとソフトウェアによって異なります。 HTテクノロジーをサポートするプロセッサの情報など、詳しくはhttp://www.intel.co.jp/jp/info/hyperthreading/をご覧ください。

マルチコアとハイパースレッディング・テクノロジー 8-1

64 ビット・モードのコーディング・ガイドライン 9-1

アプリケーションのチューニング

対象領域の分析と特定に役立つツールです。このツールは、インテル® Core™ i7 プロセッサー、インテル® Core™2 Duo プロセッサー、インテル® Core™ Duo プロセッサー、およびインテル® Pentium® 4 プロセッサーで動作します。

本書について

Intel® Atom™ マイクロアーキテクチャを対象としたマイクロアーキテクチャおよびソフトウェア最適化技術。

参考情報

インテル® Pentium® M プロセッサーは、パフォーマンスのバランスをとったエネルギー効率の高いマイクロアーキテクチャを備えています。インテル® Xeon® LV デュアルコア・プロセッサー、インテル® Core™ Solo プロセッサー、およびインテル® Core™ Duo プロセッサーは、改良されたインテル® Pentium® M プロセッサー・マイクロアーキテクチャーを使用しています。インテル® Core™ 2 プロセッサー・ファミリー、インテル® Core™ 2 Extreme プロセッサー・ファミリー、クアッドコアプロセッサーファミリーのインテル® Core™ 2 プロセッサーおよびインテル® Xeon® プロセッサーシリーズは、エネルギー効率に優れた高性能のインテルプロセッサーです。

インテル ® マイクロアーキテクチャー Sandy Bridge

インテル ® マイクロアーキテクチャー Sandy Bridge のパイプラインの概要

レガシー・デコード・パイプライン
分岐予測
マイクロオペレーション（µOP）キューおよびループストリーム検出器

レガシーデコードパイプラインによってデコードされた命令キャッシュｃ．デコードされた命令キャッシュをウォームアップしています。

図 2-1 に、インテル ® マイクロアーキテクチャー Sandy Bridge をベースとするプロセッサー・コアのパイプラインおよび主要構成要素を示す。パイプラインは以下で構成されている。

LSD）

リネーマー

マイクロオペレーションのソースと宛先 (μOP) の名前をマイクロアーキテクチャのソースと宛先に変更します。リソースをマイクロオペレーション (μOP) に割り当てます。たとえば、ロードバッファ、セーブバッファなどです。

スケジューラー

実行後、送信ポートと結果のデータ型に応じて、ライトバックバスに書き戻されます。異なる遅延を伴う同じポート上で送信されるマイクロオペレーション表 2-3 ディスパッチポートと実行スタック。

キャッシュ階層

ロード操作とストア操作の概要
L1 D キャッシュ
リング・インターコネクトとラストレベルキャッシュ

以下の場合、ストレージはロードに転送できません。次の条件が満たされる場合、ロード操作によってデータのプリフェッチがトリガーされます。

インテル ® Core™ マイクロアーキテクチャーと拡張版インテル ® Core™ マイクロアーキテクチャー

フロントエンド
インテル ® アドバンスト・メモリー・アクセス

データ・プリフェッチ・ロジック
メモリー・ディスアンビゲーション
ロード
ストア

命令フェッチとプリデコード命令キュー 128 ビット命令の実行は、待ち時間が長く、スループットが低くなります。

図 2-2 インテル ® Core™ マイクロアーキテクチャーのパイプラインの構造Decode

インテル ® マイクロアーキテクチャー Nehalem

マイクロアーキテクチャー・パイプライン
キャッシュとメモリー・サブシステム
REP 文字列の強化
システム・ソフトウェアの強化

命令デコーダは、それぞれ 1 つずつの 3 つのデコーダユニットで構成されます。インテルマイクロアーキテクチャ Nehalem は、64 ビットモードでもマクロのマージをサポートするようになり、次の命令シーケンスをサポートします。

図 2-6 インテル ® マイクロアーキテクチャー Nehalem のパイプラインの構造

Intel NetBurst ® マイクロアーキテクチャー

設計目的
パイプライン

デコーダー
分岐予測

実行コアの詳細

実行ユニットと発行ポート
キャッシュ
データ・プリフェッチ

実行トレースキャッシュからデコードされた命令を提供するアウトオブオーダースーパースカラー実行コア。

図 2-5 に、 Intel NetBurst ® マイクロアーキテクチャーのパイプラインに関連する主な機能ブロックのダイアグラムを示す。以下の各項では、概要を説明する。

インテル ® Pentium ® M プロセッサー・マイクロアーキテクチャー

フロントエンド
データ・プリフェッチ
アウトオブオーダー・コア

アライメント: ストア操作はキャッシュラインの境界を越えることはできません。ロード操作のリニアアドレスもストア操作のリニアアドレスと同じである必要があります。

図 2-12 インテル ® Pentium ® M プロセッサー・マイクロアーキテクチャー

インテル ® Core™ Solo プロセッサーとインテル ® Core™ Duo プロセッサーのマイクロアーキテク

マイクロアーキテクチャー・パイプライン、HT テクノロジー
実行コア
リタイアメント

アーキテクチャの状態は論理プロセッサごとに複製されます。アーキテクチャロジックプロセッサは、次の理由によりパイプラインステージを利用できない場合があります。

マルチコア・プロセッサー

マイクロアーキテクチャー・パイプラインとマルチコア・プロセッサー
インテル ® Core™ Duo プロセッサーの共有キャッシュ

インテル® Core™ Duo プロセッサーには、L2 キャッシュと単一のバスインターフェイスが備わっています。 Core™ Duo プロセッサの 2 つのコアで実行される 2 つのスレッドは、L2 キャッシュを共有します。

図 2-14 インテル ® Pentium ® D プロセッサー、インテル ® Pentium ® プロセッサーエクストリーム・エディション、インテル ® Core™ Duo プロセッサー、インテル ® Core™ 2 Duo プロセッサー、インテル ® Core™ 2 Quad プロセッサー

インテル ® 64 アーキテクチャー

新しいキャッシュライン用のスペースを確保するために、変更されたキャッシュラインを削除する必要がある場合があります。変更されたキャッシュラインは、新しいデータのフェッチと並行して削除されるため、追加の遅延は必要ありません。ただし、データがメモリに書き戻されるとき、ドレインにはキャッシュ帯域幅とバス帯域幅が使用されます。変更されたキャッシュラインが短期間に削除されるようなキャッシュミスが複数回発生した場合、全体的なキャッシュミスの応答時間は低下します。所有権の読み取りは、完了としてマークされる前に完了する必要があります。所有権の読み取りとデータストアは命令のリタイア後に発生し、リタイアの順序に従います。 Busbutik のレイテンシは、実際のショップの指示には影響しません。ただし、一部の順次ストアでは待ち時間が蓄積し、パフォーマンスに影響を与える可能性があります。

SIMD 技術

SIMD テクノロジーのまとめ

インテル ® MMX ® テクノロジー
ストリーミング SIMD 拡張命令
ストリーミング SIMD 拡張命令 2
ストリーミング SIMD 拡張命令 3
ストリーミング SIMD 拡張命令 3 補足命令
SSE4.1
SSE4.2

パッケージ化された混合を簡素化するための 6 つの指示。 AES キースケジュールの生成手順をサポートする 2 つの命令が含まれています。

AVX）

パフォーマンス・ツール

インテル ® C++ コンパイラーとインテル ® Fortran コンパイラー
インテル ® VTune™ パフォーマンス・アナライザー

プロファイル駆動最適化 (PGO) テクニックコンパイラーの最適化とベクトル化の比率。

プロセッサーの相違

スレッディング手法とハードウェア・マルチスレッディング・サポート

CPUID 命令が機能シート 4 (キャッシュパラメーターシート) をサポートしている場合、このシートは、キャッシュ階層の各レベルのレポートパラメーターをキャッシュするインテル® 64 プロセッサーファミリと IA-32 プロセッサーファミリ間の上位互換性のある方法です。特定のキャッシュレベルのパラメーターに依存するエンコードの場合、キャッシュパラメーターを使用して、エンコード技術が将来の世代のインテル® 64 プロセッサーおよびプロセッサーと互換性があることを確認できます。

コーディング規則、推奨事項、チューニングのヒント

現在および将来の世代のインテル® 64 および IA-32 プロセッサーの場合、ハードウェアマルチスレッドの潜在的なパフォーマンスを最大限に活用するには、アプリケーション設計中にスレッドを使用する必要があります。さらに、マルチスレッドソフトウェアは、さまざまなコンピュータに対応できるように、ハードウェアのマルチスレッドサポートがなくても、単一のプロセッサ上で適切に動作する必要があります。また、単一の論理プロセッサ上の非スレッドソフトウェアと同等のパフォーマンスを発揮する必要があります (比較が可能な場合)。一般に、これを実現するには、スレッド同期のオーバーヘッドを最小限に抑えるようにマルチスレッドアプリケーションを設計する必要があります。マルチスレッドの詳細なガイドラインは、第 8 章「マルチコアおよびハイパースレッディングテクノロジ」に記載されています。