2.2. Tái cấu hình hệ thống trên chip

(1)

TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ, Trường Đại học Khoa học, ĐH Huế Tập 12, Số 1 (2018)

XU HƯỚNG TÁI CẤU HÌNH TRONG THIẾT KẾ HỆ THỐNG NHÚNG VÀ ĐỊNH HƯỚNG MẠNG TRÊN CHIP TÁI CẤU HÌNH

Đặng Xuân Vinh, Lê Văn Thanh Vũ*, Khổng Thị Thu Thảo

Khoa Điện tử - Viễn thông, Trường Đại học Khoa học, Đại học Huế

*Email: vulvt@hueuni.edu.vn Ngày nhận bài: 14/3/2018; ngày hoàn thành phản biện: 3/5/2018; ngày duyệt đăng: 8/6/2018 TÓM TẮT

Nhằm cung cấp một bức tranh toàn cảnh hoạt động nghiên cứu thiết kế hệ thống tích hợp theo xu thế mới lấy truyền thông làm trung tâm, bài báo này tập trung tổng kết hoạt động nghiên cứu thiết kế các hệ thống phức hợp và hướng trọng tâm đến hoạt động truyền thông tái cấu hình. Nội dung chính của bài báo thể hiện xu thế nghiên cứu và cung cấp cái nhìn tổng thể từ hệ thống đến nhu cầu truyền thông để xử lý một cách triệt để các thách thức đã và đang tác động đến sự phát triển của các hệ thống trên chip. Đồng thời bài báo cũng đã làm rõ được định hướng nghiên cứu mạng trên chip tái cấu hình là giải pháp tối ưu cho bài toán truyền thông linh hoạt và góp phần nâng cao hiệu quả hoạt động của các hệ thống phức hợp với khả năng tái cấu hình một cách toàn diện từ việc tái sắp xếp các chức năng logic đến hoạt động truyền thông của hệ thống.

Từ khóa: Hệ thống nhúng, tái cấu hình, mạng trên chip

1. MỞ ĐẦU

Công nghệ điện tử hiện đại với trọng tâm là các hệ thống nhúng hướng đến các thiết bị thông minh và xu thế IoT đang rất được quan tâm của nhiều nhóm nghiên cứu ở cả trong và ngoài nước. Lĩnh vực thiết kế hệ thống càng được xem là tâm điểm nghiên cứu phát triển để tạo nên nhiều thành quả đóng góp cho khoa học và cuộc sống hiện đại. Xu thế thiết kế tái cấu hình càng góp phần làm hiệu quả thiết kế cũng như thương mại hóa các sản phẩm điện tử công nghệ cao.

Nhằm cung cấp một phối cảnh tổng thể của định hướng nghiên cứu thiết kế hệ thống trên chip tiên tiến theo xu thế lấy truyền thông làm trung tâm đang rất được quan tâm ở cả trong và ngoài nước. Bài báo này tập trung trình bày tổng kết các định hướng nghiên cứu mới về thiết kế hệ thống tái cấu hình với trọng tâm là mạng trên chip tái cấu hình. Các định hướng nghiên cứu và kết quả được sắp xếp và phân loại

(2)

Xu hướng tái cấu hình trong thiết kế hệ thống nhúng và định hướng mạng trên chip tái cấu hình

một cách khoa học để làm rõ các vấn đề đã giải quyết và cần được nghiên cứu chuyên sâu để tạo nên các hệ thống phức hợp tối ưu.

Bài báo này tập trung vào việc nghiên cứu tổng quan các công trình thiết kế hệ thống tái cấu hình và định hướng đến các giải pháp mạng trên chip tái cấu hình trong một bức tranh tổng thể về lĩnh vực thiết kế hệ thống trên chip phức hợp. Do đó, phần trình bày được chia làm ba phần chính với các nội dung trọng tâm là hệ thống trên chip với xu thế tái cấu hình; hoạt động truyền thông tái cấu hình và tổng quan một số các công trình tiêu biểu cho các xu thế nghiên cứu mạng trên chip tái cấu hình trong những năm gần đây.

2. THIẾT KẾ VI MẠCH VÀ XU THẾ THIẾT KẾ HỆ THỐNG TRÊN CHIP

Hệ thống trên chip (SoC: System-on-Chip) là những thiết kế vi mạch tích hợp với đa dạng chức năng được kết hợp trên một phiến bán dẫn tạo nên thành phần cốt lõi trong các thiết bị điện tử.. Hiện nay, thiết kế hệ thống trên chip phát triển tập trung theo hai hướng chính: sử dụng các vi xử lý đa dụng (GPU: General Processing Unit) kết hợp với các thành phần ngoại vi; hoặc sử dụng các vi mạch tích hợp chuyên dụng (ASIC: Application Specific Integrated Circuit). Mỗi định hướng phát triển hệ thống trên chip đều có những ưu nhược điểm cụ thể và phù hợp với những định hướng ứng dụng của người dùng.

Trong xu thế đa dạng hóa các ứng dụng, hệ thống sử dụng GPU có khả năng linh hoạt cao đáp ứng đa dạng các yêu cầu sử dụng; tuy nhiên những hệ thống này tiêu thụ năng lượng lớn và phụ thuộc vào khả năng lập trình. Các ASIC được tối ưu cho từng ứng dụng và phù hợp với định hướng sử dụng cho các thiết bị thông minh cầm tay; nhưng có hạn chế lớn khi mở rộng ứng dụng hoặc thay đổi thiết kế. Do vậy, hệ thống trên chip hướng đến nhiều ứng dụng và có khả năng tái sắp xếp các thành phần được gọi chung là hệ thống tái cấu hình (RSoC: Reconfigurable System-on-Chip) là một xu thế tối ưu cho sự phát triển của hệ thống trên chip hiện đại.

2.1. Thách thức và động lực phát triển thiết kế hệ thống trên chip

Hệ thống nhúng ngày nay được quan tâm phát triển theo rất nhiều định hướng ứng dụng của cuộc sống; và đặc biệt hiệu quả cho các thiết bị điện tử thông minh. Sự phát triển các hệ thống nhúng hiện đại được tập trung nghiên cứu để giải quyết các thách thức cơ bản sau:

1. Đáp ứng dải rộng các ứng dụng, cho phép các hệ thống đáp ứng linh hoạt với đa dạng các nhu cầu sử dụng, tối ưu trong từng nhiệm vụ và hiệu quả trong hoạt động để nâng cao khả năng sử dụng hệ thống.

(3)

2. Khả năng thích ứng với sai hỏng, cho phép hệ thống tự thích ứng với sai hỏng trong sản xuất hay trong quá trình hoạt động nhằm nâng cao hiệu quả sử dụng.

3. Nâng cao hiệu quả hoạt động của hệ thống, hướng đến khả năng tự thay đổi để thích nghi với các điều kiện hoạt động và trạng thái của thiết bị.

4. Tiết giảm chi phí nghiên cứu và thiết kế,

Hướng đến việc giải quyết một cách toàn diện các thách thức trên, xu thế tái cấu hình được phát triển với khả năng tự thay đổi để thích ứng với dải rộng các ứng dụng, khả năng chống sai hỏng và nâng cao hiệu quả thiết kế. Hoạt động tự thích ứng được hình thành dựa trên các phần tử tái cấu hình bên trong các hệ thống được dùng để xử lý thông tin, tính toán logic, … Do đó, ta có thể phân loại các kiến trúc tái cấu hình dựa theo quy mô của hạt nhân tái cấu hình bên trong gồm [1] [2]:

- Kiến trúc tái cấu hình hạt nhân tinh (FGRA: Fine-Grained Reconfigurable Architecture) cho phép tái sắp xếp các thành phần mạch điện một cách chi tiết đến mức bit [3].

- Kiến trúc tái cấu hình hạt nhân thô (CGRA: Coarse-Grained Reconfigurable Architecture) cho phép tái cấu hình hệ thống dựa trên các thành phần tái cấu hình là khối logic và kết nối ở mức từ tin (word) có độ rộng lớn hơn 8bit.

- Kiến trúc tái cấu hình hạt nhân trung (MGRA: Middle-Grained Reconfigurable Architecture) là định dạng trung gian giữa FGRA & CGRA, sử dụng các đơn vị tái cấu hình có đơn vị tin tương đối nhỏ (dưới 8bit).

Xu thế tái cấu hình cho các hệ thống trên chip được phát triển rất đa dạng, hướng đến nhiều mục tiêu cụ thể của ứng dụng cũng như định hướng nghiên cứu của các nhóm tác giả. Mỗi hướng phát triển, và sản phẩm đều hướng đến sự tối ưu và hiệu quả của dải ứng dụng cụ thể cũng như khả năng đáp ứng tối đa cho trọng tâm nghiên cứu. Hoạt động tái cấu hình mức hệ thống cần tập trung cho hoạt động quản lý và tối ưu trên cơ sở cân bằng chi phí và hiệu quả hoạt động, do đó xu thế ứng dụng các thành phần logic đã có mạng lại nhiều kết quả rất khả quan [5]. Vậy nên, trong mục sau sẽ tập trung vào định hướng tái cấu hình hệ thống dựa trên các kiến trúc tái cấu hình hạt nhân thô.

2.2. Tái cấu hình hệ thống trên chip

Các hệ thống tái cấu hình hạt nhân thô hoạt động dựa trên khả năng tái sắp xếp các đơn vị tái cấu hình (CGRU: Coarse-Grained Reconfigurable Unit) để đáp ứng tối ưu các yêu cầu ứng dụng được mô tả tổng quát như ở Hình 1 [6]. Trong Hình 1, khối điều khiển (Controller) điều khiển hoạt động tái cấu hình các CGRU; khối ngữ cảnh (Context) có chức năng nhớ thông tin cấu hình.

(4)

Hình 1. Kiến trúc cơ bản hệ thống tái cấu hình hạt nhân thô

Hệ thống tái cấu hình được phát triển với đa dạng các mục tiêu; từ các ứng dụng tính toán phức hợp, thiết bị đa phương tiện (REMUS-II [6]) đến các hệ thống rất lớn có khả năng đa nhiệm (XPP-III [7], MORPHEUS [2]). Mỗi kiến trúc được đề xuất đều có những đặc điểm cụ thể riêng và hướng đến một nhóm các ứng dụng cụ thể (xử lý tín hiệu, tính toán phức hợp, đa phương tiện, ...) để tối ưu kiến trúc phù hợp. Hơn nữa, các hệ thống phức hợp có nhiều chức năng và hoạt động phức tạp thì việc tái cấu hình cần được xem xét một cách tổng thể hơn trên cơ sở tối ưu toàn cục và cần quan tâm đến khả năng truyền thông để đáp ứng linh hoạt các thay đổi của hệ thống. Mô hình truyền thông mạng trên chip cũng đã được sử dụng trong MORPHEUS và XPP- III và góp phần quan trọng để nâng cao hiệu quả hoạt động. Tuy nhiên, các mạng trên chip cung cấp khả năng truyền thông rất linh hoạt vẫn rất khó để đáp ứng tối ưu cho sự thay đổi cấu hình, vì lúc này yêu cầu truyền thông có nhiều thay đổi lớn. Một giải pháp truyền thông kết hợp được khả năng truyền thông băng thông cao và tự thích nghi với các thay đổi cấu hình của hệ thống. Điều này sẽ góp phần quan trọng trong các thiết kế tái cấu hình, nhằm đem lại những sản phẩm đáp ứng tối ưu cho nhiều ứng dụng cũng như nâng cao hiệu quả thiết kế cho phép tái thích ứng lỗi sai.

3. TÁI CẤU HÌNH ĐỐI VỚI MẠNG TRÊN CHIP

Mạng trên chip với nhiều ưu điểm của truyền thông phân đoạn và chia sẻ linh hoạt tài nguyên để đáp ứng tối ưu các yêu cầu trao đổi thông tin giữa các ứng dụng được xem là giải pháp toàn diện cho các hệ thống phức hợp [8]. Nhưng để đáp ứng tối ưu hơn cho các yêu cầu hệ thống trên chip hiện đại theo xu thế tái cấu hình và có nhiều hoạt động phức tạp; hoạt động truyền thông cần khả năng tự thích ứng là một động lực quan trọng để phát triển các giải pháp mạng trên chip tái cấu hình (RNoC:

Reconfigurable Network-on-Chip). Mạng trên chip tái cấu hình dùng để chỉ các mô hình truyền thông trên chip sử dụng nguyên lý mạng truyền thông kết hợp với khả năng tự thích ứng với các thay đổi cấu hình nhưng vẫn bảo đảm được chức năng truyền thông giữa các lõi chức năng cho phép hệ thống hoạt động hiệu quả và ổn định.

(5)

Dựa trên nguyên lý phân chia chức năng của mô hình phân lớp và nguyên lý hoạt động tái cấu hình, hoạt động tái cấu hình mạng trên chip được thể hiện như trong Hình 2. Hoạt động truyền thông tái cấu hình chủ yếu tập trung vào chức năng của các lớp hướng mạng gồm: lớp giao vận, lớp mạng, lớp liên kết và lớp vật lý. Trên cơ sở hoạt động tái cấu hình mạng trên chip, các giải pháp tái cấu hình mạng trên chip được phân chia theo ba nhóm chính như sau [9,10]:

Hình 2. Hoạt động tái cấu hình cho mạng trên chip.

1. Hoạt động quản lý cấu hình và điều khiển truyền thông. Hoạt động tái cấu hình luôn yêu cầu khả năng tổng hợp thông tin cấu hình và quản lý cấu hình để đảm bảo sự thay đổi cấu hình luôn được đáp ứng tối ưu. Trong mô hình mạng, hoạt động quản lý cấu hình và điều khiển truyền thông tập trung chủ yếu ở giao tiếp mạng và lõi IPcore. Định hướng nghiên cứu hoạt động quản lý và điều khiển truyền thông tái cấu hình mạng trên chip đã được công bố gồm nhóm các công trình về hệ điều hành [12]; mạng quản lý [13]; hoặc cơ chế điều chuyển dữ liệu cho phép quản lý cấu hình và tài nguyên truyền thông [21].

2. Giao thức truyền thông linh hoạt. Hoạt động theo nguyên lý trao đổi thông tin qua mạng cần tập các nguyên tắc để các tác vụ truyền thông là tin cậy và hiệu quả; và đây cũng chính là ưu điểm vượt trội cho phép linh hoạt sắp xếp tài nguyên truyền thông đáp ứng tối đa nhu cầu của ứng dụng. Hiện tại, các giải pháp tái cấu hình mạng trên chip tập trung chính vào giải thuật định tuyến thích nghi cho phép tự thích nghi với cấu hình mạng; hoặc sử dụng giải pháp cập nhật định tuyến để cân bằng chi phí và hiệu quả tái cấu hình [19,20].

3. Kiến trúc tái cấu hình. Tập cho cho khả năng tự thích ứng của bộ định tuyến, các giải pháp tái cấu hình mạng trên chip hướng đến việc đề xuất các kiến trúc bộ định tuyến cho phép thích nghi với các thay đổi cấu hình mạng. Sự phát triển các kiến trúc bộ định tuyến cho mạng trên chip tái cấu hình hiện tập trung

(6)

cho khả năng tái sắp xếp cấu trúc liên kết [21]; khả năng thay đổi băng thông [23]; hoặc tối ưu tài nguyên truyền thông [27].

4. CÁC GIẢI PHÁP MẠNG TRÊN CHIP TÁI CẤU HÌNH TIÊU BIỂU

4.1. Các kiến trúc tái cấu hình tiêu biểu

Mạng trên chip được hình thành từ các phần tử cơ bản là bộ định tuyến và liên kết tạo nên hạ tầng mạng cho phép thực hiện các hoạt động truyền thông. Do vậy, mọi thay đổi của các thành phần này đều tác động trực tiếp đến cấu hình mạng cũng như hệ thống; và đây cũng là đối tượng đầu tiên được hướng đến của nhiều giải pháp tái cấu hình mạng trên chip. Nhóm các kiến trúc cho giải pháp tái cấu hình mạng trên chip có thể sắp xếp thành hai nhóm con: Các giải pháp tái cấu hình cấu trúc liên kết; Các giải pháp tái cấu trúc tài nguyên truyền thông.

Trong mô hình mạng phân lớp, cấu trúc liên kết ở lớp vật lý và là hạ tầng truyền thông cơ bản, do đó, giải pháp tái cấu hình cho phép thay đổi cấu trúc liên kết là những giải pháp mang tính toàn diện nhất và cần xây dựng đầy đủ mọi tính năng truyền thông cũng như khả năng tự thích ứng một cách đồng bộ. Kiến trúc ReNoC (Hình 3) của nhóm nghiên cứu đến từ ĐH Kỹ thuật Đan Mạch cho phép sắp xếp lại cấu trúc liên kết bằng giải pháp bổ sung bao ngoài (wapper) chuyển mạch kênh cho một bộ định tuyến chuyển mạch gói [21]. Zhang và cộng sự phát triển giải pháp điều hành mạng cho phép tái cấu trúc liên kết ảo kết hợp với khả năng cập nhật bảng tìm kiếm (LUT) [25]. Cùng mục tiêu cho phép tái sắp xếp mạng thì kiến trúc CoNoChi phát triển kiến trúc mạng trên chip có thể thay đổi các thành phần mạng ngay cả khi hệ thống đang hoạt động dựa vào công nghệ FPGA [18].

Hình 3. Kiến trúc tái cấu hình cấu trúc liên kết ReNoC

Hoạt động tái cấu hình mạng trên chip cũng hướng đến khả năng linh hoạt các tài nguyên truyền thông khác như bộ đệm, hoặc băng thông liên kết để hướng đến sự tối ưu của hệ thống theo từng mục tiêu cụ thể. Kiến trúc ViChar hướng đến việc giảm tài nguyên bộ đệm cho mục tiêu giảm chi phí không gian thực thi và công suất bằng cách chia sẻ linh hoạt bộ đệm cho các kênh ảo thông qua khối điều khiển cân bằng UBS

(7)

[24]. Cùng hướng đến khả năng giảm công suất tiêu thụ, Concattor và cộng sự đề xuất kiến trúc chia sẻ bộ đệm giữa các lối vào [27]. Trong quá trình thay đổi chức năng hoạt động, nhu cầu truyền thông giữa các thành phần hệ thống sẽ thay đổi, giải pháp mạng trên chip hai hướng cho phép thay đổi băng thông để tận dụng tối đa môi trường truyền dẫn cũng được phát triển trong các công trình [23].

4.2. Hoạt động quản lý và điều khiển truyền thông

Nghiên cứu khả năng tái cấu hình mạng trên chip luôn đặt ra vấn đề tiên quyết là hoạt động nhận biết thay đổi cấu hình và khả năng thích ứng với các thay đổi cấu hình đó. Đồng thời, mô hình mạng hoạt động theo nguyên lý phân lớp; hoạt động tổng hợp thông tin cấu hình được thể hiện ở lớp mạng hoặc cao hơn. Do đó, nhóm giải pháp quản lý cấu hình và điều khiển truyền thông tập trung chính vào các lõi chức năng quản lý [13]; hoặc giao tiếp mạng [14].

Hoạt động điều khiển và giám sát luôn hỗ trợ các cơ chế linh hoạt thay đổi đường định tuyến cho các giải pháp mạng trên trên chip tái cấu hình, tuy nhiên, trong những điều kiện ràng buộc của hoạt động thiết kế kết hệ thống trên chip chúng ta luôn cần có sự đánh giá tổng thể chi chí và hiệu quả của từng giải pháp cụ thể. Định hướng hướng này cũng đã và đang được tập trung nghiên cứu theo xu thế chống sai hỏng và cho công nghệ FPGA.

Giải pháp giám sát hoạt động mạng trên chip của Faruque và cộng sự cho phép quản lý hoạt động truyền thông linh hoạt nhờ khả năng thu hồi tài nguyên truyền thông của các hoạt động truyền thông bị lỗi [14].

4.3. Giải thuật định tuyến cho mạng trên chip tái cấu hình

Hoạt động định tuyến trong môi trường mạng là quá trình xác định đường đi của thông tin dựa vào tập các nguyên tắc cho trước. Trong điều kiện cấu hình mạng thay đổi, giải pháp định tuyến cần có sự linh hoạt trong khả năng chọn đường bằng các giải thuật định tuyến động hoặc khả năng cập nhật đường định tuyến theo trạng thái mạng. Giải thuật định tuyến động cho phép điều khiển khả năng lựa chọn định tuyến linh hoạt và luôn có khả năng thích ứng với nhiều cấu hình mạng; tuy nhiên, độ phức tạp của các giải thuật định tuyến này là một hạn chế lớn đối với bài toán thiết kế trên chip. Nhóm giải pháp cập nhật thông tin định tuyến cho phép tận dụng tối đa tính ổn định của định tuyến tĩnh và khả năng tự thích ứng với các thay đổi cấu hình, nhưng có hạn chế là khả năng thích ứng cấu hình mạng không da dạng.

Đại diện nổi bật cho định hướng sử dụng giải pháp định tuyến thích nghi cho mạng trên chip tái cấu hình là nhóm công trình của Flich và cộng sự tại ĐH Valencia [29]. Nhóm công trình này tập trung nghiên cứu các giải pháp định tuyến bằng mạch logic cho phép thích ứng với các sai hỏng mạng trên chip trong quá trình sản xuất.

Trên cơ sở kết hợp một số giải thuật định tuyến để linh hoạt khả năng truyền thông

(8)

qua mạng cũng đã được đề xuất trong các công trình như kiến trúc DyAD [17], giải pháp định tuyến kết hợp tính toán toán lại ở khối xử lý trung tâm.

Hoạt động cập nhật định tuyến cho phép hoạt động truyền thông dựa trên các giải thuật định tuyến tĩnh và khả năng thay đổi đường được phát triển đa dạng hướng đến nhiều mục tiêu khác nhau. Bobda và cộng sự đề xuất giải pháp định tuyến đi vòng Surround-XY cho gói tin đi vòng qua các vị trí bất thường của cấu trúc 2D-mesh [18].

Hướng đến mục tiêu chống sai hỏng, một số tác giả đã đề xuất giải pháp thay đổi đường định tuyến để thích ứng vị trí bị lỗi dựa vào mạng điều khiển hoạt động độc lập. Giải pháp cập nhật định tuyến cho phép mạng trên chip thích nghi với những trường hợp có bộ định tuyến rời khỏi mạng với kiến trúc bộ định tuyến hoạt động hai trạng thái RNoC hướng đến sự cân bằng hiệu quả truyền thông và chi phí [19-20].

5. KẾT LUẬN

Bài báo này cung cấp toàn cảnh hoạt động nghiên cứu thiết kế các hệ thống trên chip phức hợp hiện đại đang được phát triển trong những năm gần đây, hoạt động nghiên cứu được tổng hợp, sắp xếp có trọng tâm từ tổng thể hệ thống phức hợp và hướng đến khả năng tái cấu hình để nâng cao hiệu quả thiết kế. Hoạt động tái cấu hình được xem xét một cách khoa học từ nhu cầu thực tiển ứng dụng thông qua các hệ thống tái cấu hình mức cao; và sau đó hướng đến xu thể thiết kế lấy truyền thông làm trung tâm để tập trung và định hướng truyền thông tái cấu hình. Từ hoạt động tổng quan xu thế tái cấu hình cho thấy đây là xu thế nghiên cứu mới và cần được phát triển hơn nữa để tạo nên các hệ thống linh hoạt hơn, thông minh và hiệu quả hơn.

Trên cơ sở nghiên cứu hệ thống tái cấu hình và các hệ thống phức hợp khác, nhu cầu truyền thông bên trong là một bài toán cần có lời giải toàn diện để xây dựng nên các hệ thống ổn định và hiệu quả cao. Hoạt động tái cấu hình mạng trên chip là một giải pháp toàn diện để đáp ứng tối ưu nhu cầu truyền thông linh hoạt của hệ thống phức hợp và nâng cao hiệu quả tái cấu hình của toàn hệ thống. Hoạt động nghiên cứu mạng trên chip tái cấu hình ở cả trong nước và thế giới cũng đã chỉ ra được tính đa dạng và đa mục tiêu của mạng trên chip tái cấu hình. Trong bài báo này đã trình bày một cách có hệ thống từ cơ sở lý thuyết hoạt động truyền thông mạng trên chip và hướng trọng tâm đến việc tạo nên một bức tranh toàn cảnh của mạng trên chip tái cấu hình. Kết quả này khẳng định được tính đúng đắn định hướng nghiên cứu mạng trên chip và mạng trên chip tái cấu hình thông qua rất nhiều các công trình đã công bố của nhiều nhóm nghiên cứu.

(9)

TÀI LIỆU THAM KHẢO

[1] P. Garcia, K. Compton, M. Schulte, E. Blem and W. Fu, "An Overview of Reconfigurable Hardware in Embedded Systems," EURASIP Journal on Embedded Systems, vol. 2006, pp. 13- 13, #jan# 2006.

[2] N. S. Voros, M. Hübner, J. Becker, M. Kühnle, F. Thomaitiv, A. Grasset, P. Brelet, P. Bonnot, F. Campi, E. Schüler, H. Sahlbach, S. Whitty, R. Ernst, E. Billich, C. Tischendorf, U. Heinkel, F. Ieromnimon, D. Kritharidis, A. Schneider, J. Knaeblein and W. Putzke-Röming,

"MORPHEUS: A heterogeneous dynamically reconfigurable platform for designing highly complex embedded systems," ACM Transactions on Embedded Computing Systems, vol. 12, 2013.

[3] V. Tehre and R. Kshirsagar, "Survey on Coarse Grained Reconfigurable Architectures,"

International Journal of Computer Applications, vol. 48, 2012.

[4] G. Theodoridis, D. Soudris and S. Vassiliadis, "Fine- and Coarse-grain Reconfigurable Computing," Springer Netherlands, 2007, pp. 89-149.

[5] B. Mei, M. Berekovic and J.-Y. Mignolet, "ADRES & DRESC: Architecture and Compiler for Coarse-Grain Reconfigurable Processors," in Fine- and Coarse-Grain Reconfigurable Computing, S. Vassiliadis and D. Soudris, Eds., Springer Netherlands, 2007, pp. 255-297.

[6] N. K. Hung, P. Cao, Xue-Xiang, J. Yang, L. Shi, M. Zhu, L. Liu and S. Wei, "Hardware Software Co-design of H.264 Baseline Encoder on Coarse-Grained Dynamically Reconfigurable Computing System-on-Chip," The Institute of Electronics, Information and Communiction Engineers, 2013.

[7] X. P. P. Technologies, "Reconfiguration on XPP-III Processors," in White Paper, 2006.

[8] T. Bjerregaard and S. Mahadevan, "A Survey of Research and Practices of Network-on- Chip," in ACM Computing Surveys, 2006.

[9] A. Agarwal, C. Iskander and R. Shankar, "Survey of Network on Chip (NoC) Architectures

& Contributions," Engineering, Computing and Architecture, vol. 3(1), 2009.

[10] R. Dafali, J.-P. Diguet and M. Sevaux, "Key Research Issues for Reconfgurable Network-on- Chip," in proceedings of the International Conference on Reconfigurable Computing and FPGAs, 2008.

[11] N. K. Hung, L.-V. Thanh-Vu and T. Xuan-Tu, REV Journal on Electronics and Communications, 2017.

[12] V. Nollet, T. Marescaux and D. Veerkest, "Operating-System Controlled Network on Chip,"

in rroceedings of the 41st annual Design Automation Conference (DAC '04), 2004.

[13] J. Zhao, S. Madduri, R. Vadlamani, W. Burleson and R. Tessier, "A Dedicated Monitoring Infrastructure for Multicore Processors," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 19, pp. 1011-1022, 2011.

[14] M. A. A. Faruque, T. Ebi and J. Henkel, "ROAdNoC: Runtime Observability for an Adaptive Network on Chip Architecture," in proceedings of the Computer-Aided Design -

(10)

Xu hướng tái cấu hình trong thiết kế hệ thống nhúng và định hướng mạng trên chip tái cấu hình ICCAD 2008, 2008.

[15] T. Mak, P. Y. K. Cheung, K.-P. Lam and W. Luk, "Adaptive Routing in Network-on-Chips Using a Dynamic-Programming Network," IEEE Transactions on Industrial Electronics, vol.

58, pp. 3701-3716, 2011.

[16] Y. Miura, K. Shimozono, N. Fukase and S. Watanabe, "An Adaptive Routing Algorithm of 2-D Torus Network Based on Turn Model: The Communication Performance," International Journal of Networking and Computing, vol. 5, pp. 223-238, 2015.

[17] J. Hu and R. Marculescu, "DyAD - Smart Routing for Networks-on-Chip," in proceedings of the ACM/IEEE Design Automation Conference, 2004.

[18] C. Bobda, A. Ahmadinia, M. Majer, J. Teich, S. Fekete and J. van der Veen, "DyNoc: A dynamic infrastructure for communication in dynamically reconfugurable devices," in proceedings of Field Programmable Logic and Applications, 2005.

[19] T.-V. Le-Van, H.-P. Phan and X.-T. Tran, "High-Level Modeling of a Novel Reconfigurable Network-on-Chip Router," in proceedings of the First NAFOSTED Conference on Information and Computer Science (NICS'14), 2014.

[20] T.-V. Le-Van and X.-T. Tran, "High-Level Modeling and Simulation of a Novel Reconfigurable Network-on-Chip Router," REV Journal on Electronics and Communications, vol. 4, 2014.

[21] M. B. Stuart, M. B. Stensgaard and J. Spars, "The ReNoC Reconfigurable Network-on-Chip:

Architecture, Configuration Algorithms, and Evaluation," in ACM Transactions on Embedded Computing Systems (TECS'11), 2011.

[22] L. Zhang, Y. Han, Q. Xu, X. wei Li and H. Li, "On Topology Reconfiguration for Defect- Tolerant NoC-Based Homogeneous Manycore Systems," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 17, pp. 1173-1186, 2009.

[23] J. Zhu, Z. Qian and C.-y. Tsui, "BiLink: A High Performance NoC Router Architecture using Bi-directional Link with Double Data Rate," the VLSI Journal Integration, pp. 30-42, 2016.

[24] C. A. Nicopoulos, D. Park, J. Kim and N. a. Y. M. S. a. D. C. R. Vijaykrishnan, "ViChaR: A Dynamic Virtual Channel Regulator for Network-on-Chip Routers," in proceedings of the 39th Annual IEEE/ACM International Symposium on Microarchitecture (MICRO'06), 2006.

[25] L. Zhang, Y. Yu, J. Dong, Y. Han, S. Ren and X. Li, "Performance asymmetry aware topology Virtualization for Defect-tolerant NoC-based Many-core Processors," in proceeding of the Design, Automation $\&$ Test in Europe Conference $\&$ Exhibition (DATE), 2010, 2010.

[26] T. Pionteck, C. Albrecht and R. Koch, "A Dynamically Reconfigurable Packet-Switched Network-on-Chip," in proceedings of the Design, Automation and Test in Europe (DATE'06), 2006.

[27] C. Concatto, D. Matos, L. Carro, F. Kastensmidt, A. Susin and M. Kreutz, "NoC Power Optimization Using a Reconfigurable Router," in proceedings of the 2009 IEEE Computer

(11)

Society Annual Symposium on VLSI (ISVLSI '09), 2009.

[28] J. Zhao, S. Madduri, R. Vadlamani, W. Burleson and R. Tessier, "A Dedicated Monitoring Infrastructure For Multicore Processors," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2011.

[29] S. Rodrigo, J. Flich, A. Roca, S. Medardoni, D. Bertozzi, J. Camacho, F. Silla and J. Duato,

"Addressing Manufacturing Challenges with Cost-Efficient Fault Tolerant Routing," in proceeding of the 2010 Fourth ACM/IEEE International Symposium on Networks-on-Chip (NOCS), 2010.

THE RECONFIGURABLE TREND FOR DESIGNING EMBEDDED SYSTEM AND ORIENTATION INTO RECONFIGURABLE NETWORK-ON-CHIP

Dang Xuan Vinh, Le Van Thanh Vu*, Khong Thi Thu Thao

Faculty of Electronics and Telecommunications, University of Sciences, Hue University

*Email: vulvt@hueuni.edu.vn ABSTRACT

In order to provide a full picture of research on integrated system design according to the new media-centric trend, , this paper focuses on the research and development of complex systems and reconfigurable communication activities.

The paper introduces the trend of research and provides a holistic view from the system to the communication needs to thoroughly deal with the challenges that have been affecting the development of systems on chip. This work also clarifies that the orientation of research on reconfigurable network-on-chips is the optimal solution for flexible communication problems as well as contributes to improving the performance of complex systems with the capacity of comprehensive configuration from the rearrangement of logic functions to the communication operation of the system.

Keywords: Embedded system, SoC, reconfiguration, NoC, Reconfigurable NoC.

(12)

Đặng Xuân Vinh sinh năm 1959 tại Nam Định. Ông nhận bằng cử nhân đại học ngành Vật lý Vô tuyến tại Đại học Tổng hợp Hà Nội năm 1978, bằng Thạc sĩ Vật lý Chất rắn năm 1986 và bằng Tiến sĩ Khoa học Vật liệu (Vật liệu điện tử) năm 2000. Hiện ông công tác tại khoa Điện tử -Viễn thông, trường Đại học Khoa học, Đại học Huế.

Lĩnh vực nghiên cứu: Kỹ thuật điện tử, Kỹ thuật viễn thông và Kỹ thuật Điều khiển tự động (Tự động hóa).

Lê Văn Thanh Vũ sinh ngày 20/05/1977 tại TP Huế. Ông nhận bằng cử nhân đại học ngành Vật lý tại Trường Đại học Khoa học, Đại học Huế.

Năm 2004 ông nhận bằng thạc sỹ ngành Điện tử - Viễn thông tại Khoa Công nghệ thuộc Đại học Quốc gia Hà Nội. Hiện nay, ông đang công tác tại Khoa Điện tử - Viễn thông, Trường Đại học Khoa học, Đại học Huế.

Lĩnh vực nghiên cứu: Thiết kế vi mạch, hệ thống nhúng và điều khiển tự động.

Khổng Thị Thu Thảo sinh ngày 06/4/1987 tại Thừa Thiên Huế. Năm 2010, bà tốt nghiệp kỹ sư chuyên ngành Điện tử - Viễn thông tại Trường Đại học Khoa học, Đại học Huế. Năm 2014, bà nhận bằng thạc sĩ chuyên ngành Kỹ thuật Điện tử tại Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội. Hiện nay, bà đang công tác tại Khoa Điện tử Viễn thông, Trường Đại học Khoa học, Đại học Huế.

Lĩnh vực nghiên cứu: Xử lý tín hiệu, Machine Learning.